Grenzen in de chipfabricage gaan vervagen

Het einde van de traditionele scaling is in zicht, maar de wet van Moore dendert door. Eric Beyne van Imec belicht een onderdeel van de trukendoos die de komende jaren opengaat: backside power delivery.

René Raaijmakers

Als je nog niet met pensioen bent, ga je het met grote zekerheid meemaken: het einde van de scaling op chips met de huidige lithografische tools. Over pakweg een decennium belanden we wat krimp betreft in de sub-nanometerstructuren, waarbij de discussie over het lithografische gereedschap – high NA, hyper NA of een andere turbovariant van EUV – er eigenlijk weinig toe doet. De semicon-industrie zal kiezen voor de goedkoopste weg om vooruitgang te blijven boeken en betrouwbaar en snel chips te fabriceren. Wat het ook wordt, we gaan de fysische grenzen over tien jaar echt voelen.

Het interessante is dat iedereen in de halfgeleiderindustrie het erover eens lijkt dat de wet van Moore daarna nog wel even doordendert. Want de semiconductor-roadmap barst werkelijk van de technologie én ideeën om het vaste ritme van meer devices op hetzelfde oppervlak nog even vol te houden. Chiparchitecten zullen het beschikbare siliciumoppervlak efficiënter gaan gebruiken. Ze hebben al langer de beschikking over technieken om atomaire scherpte te garanderen en maken met hoogbouw of juist graafwerk gebruik van de derde dimensie.

Afgelopen zomer gaf researchinstituut Imec op het IEEE VLSI Symposium on Technology and Circuits 2022 een inkijkje in een van de technieken die chiparchitecten gaan helpen om de komende jaren verder te scalen: backside power delivery (BPD). Mechatronica&Machinebouw ging voor een update op bezoek bij Eric Beyne van Imec.

Beyne is de man die in Leuven al decennialang de research naar backend-chiptechnologie leidt. Dat juist zijn groep een researchproject trekt dat sterk van invloed gaat zijn op front-end architecturen laat zien dat de grenzen tussen backend (verpakken) en front-end chipfabrikage (waferprocessen) vervagen. Aan de ontwikkeling van BPD werken op Imec momenteel tweehonderd onderzoekers van 45 chipfabrikanten en equipmentbouwers betrokken.

Stroomvoorziening op zijn kop zetten

Chips bestaan eenvoudig gezegd uit een ondergrond van silicium met een laag actieve onderdelen, de transistoren. Daarboven ligt een wirwar aan draden in een matrix van isolerend siliciumoxide. Dat bedradingsnetwerk dient twee doelen: signalering en energievoorziening. ‘Dat allemaal in hetzelfde oppervlakte stoppen, wordt hoe langer hoe moeilijker’, zo vat Eric Beyne in de nieuwe Imec Tower in Leuven de centrale drive naar BPD samen.

De voortschrijdende scaling maakt het vooral steeds moeilijker om de juiste voeding bij de actieve onderdelen, de transistoren, te krijgen. Het is balanceren: het energieverbruik mag niet te hoog zijn, maar de spanning moet wel hoog genoeg zijn om te ‘schakelen’. Probleem is dat de stroomdraden niet alleen langer worden, maar ook dunner.

Het hele idee achter BSP is nu om die stroomvoorziening op zijn kop te zetten en de energie niet meer van boven, maar van onder aan de transistoren aan te bieden. Vandaar ook de naam, backside power delivery.

Een chip met BPD zal in de toekomst in twee hoofdstukken worden gemaakt. Eerst de chip met daarboven de signalering, daarna de stroomvoorziening aan de achterkant. Om de power delivery aan de achterkant mogelijk te maken, haalt men na het aanleggen van de chips vrijwel al het silicium onder de actieve laag micro-elektronica weg. Daarna gaat men aan de slag met het micro-elektriciteitsnet aan de onderkant.

Spannings- en nuldraden

Dat verwijderen van het dragermateriaal gaat vrij rigoureus: vrijwel de hele oorspronkelijke wafer verdwijnt. Na schuren, polijsten en etsen blijft er een laag van pakweg 100 nanometer over. Beyne: ‘Dan zit je vlak onder de schakelingen. Je kunt dan verbinding maken op het niveau van de standard cells.’ De standaard cellen zijn de basisblokken van het geïntegreerde circuit. Ze bestaan uit meerdere transistoren en hebben eenvoudige functies zoals optellen en aftrekken.

Imec stelde afgelopen juni voor om deze elementaire bouwblokken in de 2 nm chipgeneratie van voeding te voorzien via buried power rails, parallelle stroombanen van afwisselend spannings- en nuldraden. De afstand tussen deze buried power rails is voor de meest geavanceerde chips rond de 200 nanometer, maar gaat in de toekomst richting 100 nanometer. Bij backside power delivery is het idee om de voedingsspanning en klok via de achterkant – of zo je wilt aan de onderkant – aan deze buried power rails aan te bieden.

De ingreep vereenvoudigt in eerste instantie het routing-schema, de bedrading boven de transistoren; het ontkoppelt de stroomvoorziening en signalering tussen de standaard cellen. Deze aanpassing maakt het tegelijkertijd mogelijk om in de chiparchitectuur op het fysieke micro en nanoniveau de transistoren dichter op elkaar te zetten.

Maar liefst veertien metaallagen

Met elke chipgeneratie groeit de complexiteit van het routingschema. Steeds meer metaallagen zijn nodig en elke extra laag betekent extra kosten. Om een idee te geven: TSMC produceert zijn 7nm logische schakelingen met maar liefst veertien metaallagen. Met de ontkoppeling van voeding en signalering kan dat omlaag, al komen er natuurlijk wel kosten bij voor de bewerkingen die nodig zijn om de stroom op de achterkant aan te sluiten. Het wegschuren, polijsten en etsen van een hele wafer is immers vrij rigoureus.

Maar daar staan nogal wat voordelen tegenover. Om de voeding op transistorniveau te krijgen moet de stroom op de huidige chips door heel veel metaallagen heen. De metaaldraden voor de stroomvoorziening moeten zo breed en dik mogelijk zijn om een lage weerstand te bereiken. Het gaat van brede banen boven naar dunnere draden dichter bij de transitoren. De weerstand van vooral die laatste lijntjes is een probleem, die is vrij hoog.

Beyne zegt dat de daardoor optredende spanningsval voor steeds meer hoofdbrekens zorgt bij chipontwerpers. ‘De voeding moet via een spaghettinetwerk naar beneden bij de transtoren komen. Door de hoge spanningsval is 0,7 volt niet meer 0,7 volt bij de transistor. De weerstand is te groot. Te lage spanningen leidt tot het missen van klokcycles en dan maak je fouten. Het kritische pad moet snel genoeg zijn om te kunnen schakelen binnen één klokperiode. Dat hangt in toenemende mate af van de voeding van de transistor.’

Stroom en klok direct aansluiten

Echter, hoe hoger de spanning, hoe hoger het energieverbruik (dat kwadratisch toeneemt met de spanning). ‘Op een gegeven moment valt daar geen verbetering te halen’, zegt Beyne. ‘Als je de stroom en klok direct op de voedingsarrays kunt aansluiten, dan is de weerstand veel lager. Aan de achterkant zijn alleen de aansluitingen klein op het niveau van de standaard cellen. Daarna kun je direct naar brede metaallagen en daarmee naar een weerstand die een ordegrootte lager ligt.’

De afstand tussen de voedingsbanen is nu 200 nanometer en gaat naar 100 nanometer in de komende generaties chips. Deze buried power rails staan net als de Finfet-transtoren verticaal. ‘Die gaan we aansluiten door een silicium laag die honderd nanometers is. De gaten die daarvoor nodig zijn hebben een diameter van 90 nanometer, waarvan we 10 nanometer nodig hebben voor de isolatie. Met die aansluiting op de buried power rail heb je een rechtstreekse connectie tussen de voeding en de transistor.’

Bewerkingen zoals het wegschuren van vrijwel alle materiaal van een 800 micrometer dikke silicium wafer brengt risico’s mee. Het schuren moet ook goed gecontroleerd gebeuren. Het meest ruwe schuurwerk is volgens Beyne met een nauwkeurigheid van 2 micron te klaren. ‘Daarna neem je extra silicium weg met een selectief etsmiddel, waarvoor zowel droge als natte technieken beschikbaar zijn.’

Siliciumgermanium of siliciumoxide

De barrièrelaag waar het etsen moet stoppen kan bijvoorbeeld van siliciumgermanium of siliciumoxide zijn. SiGe is met een epitaxy-stap aan te brengen, voor het aanbrengen van de transistoren. Plakken met een siliciumoxidelaag zijn standaard te koop, de zogenaamde silicon on insulator (SOI) wafers. De selectiviteit van de etsmiddelen tussen het wafermateriaal silicium en het barrièremateriaal siliciumgermanium of siliciumoxide is een op honderd. ‘Dus, als je een halve micron moet wegetsen, en je over-etst 500 nanometer silicium, dan verlies je maar 5 nanometer van het barrièremateriaal.’

Voor high-end chips zijn miljarden aansluitingen nodig, zogenaamde through-silicon vias (TSV’s) ‘Het zijn er heel veel waardoor de stroom door de laatste smalle verbinding heel laag is.’ Voor de aanleg van de bedrading op de achterkant is geen geavanceerde lithografie nodig. ‘In front-end lithografie is 90 nanometer volwassen.’

Maar dat bekent niet dat het aanleggen van miljarden TSV’s een eenvoudige klus is. Beyne: ‘Het zou simpel zijn als de plak niet zou vervormen, maar als je twee wafers bindt dan heb je ook te maken met de vervorming van de wafer tijdens de bonding. Dat is een specifiek probleem dat optreedt bij alle waferprocessing, net zoals ook een sticker rekt als je ‘m opplakt. Je hebt niet alleen te maken met rotatietranslatie, maar ook met stretching en andere vervormingen.

Correctieslag in litho

De oplossing moet komen van de lithografische apparatuur. Die heeft ruime mogelijkheden om te corrigeren. ‘Een ASML-systeem is uitgerust om derde orde correcties te doen op het geprojecteerde beeld. Het is daarbij handig dat overgebleven laag van 100 nanometer doorzichtig is, waardoor je ook vanaf de achterkant de alignment markers kunt zien. Met de correctieslag halen we 10 nanometer nauwkeurigheid, dus kun je zo’n 90 nanometer brede TSV goed laten landen op een burried power rail en niet op de transistors ernaast: dat is dus eigenlijk de grote challenge.’

Intel heeft intussen back side power delivery aangekondigd onder de naam Powervia. Het Amerikaanse chipbedrijf gaat de technologie invoeren in zijn 20A-chips (Intel gebruikt ångstroms in plaats van nanometers voor zijn komende generaties chips). 20A zal rond 2024 tot 2025 op de markt komen.

Hoe dan ook. Als BPD er komt, dan moet de hele industrie zich voorbereiden, inclusief de leveranciers van chipontwerptooling. ‘EDA-tools moeten begrijpen dat er verbindingen zijn in de kelder van de chip in plaats van op zolder.’ Maar alle grote halfgeleiderbedrijven onderzoeken de technologie, al hebben Samsung en TSMC nog niet publiek gemaakt wat ze precies gaan doen.